มีอะไรต่อไปสำหรับชิปเซิร์ฟเวอร์

ในการประชุม Hot Chips ของสัปดาห์นี้การประกาศที่น่าสนใจที่สุดคือเกี่ยวกับโปรเซสเซอร์ระดับสูง สิ่งเหล่านี้ออกแบบมาสำหรับระบบที่ใช้ Unix ขนาดใหญ่ แต่แสดงให้เห็นว่าชิประดับไฮเอนด์ในปัจจุบันสามารถส่งมอบได้มากเพียงใด พวกเขาไม่ใช่ประเภทของระบบที่พวกเราส่วนใหญ่ทำงานในชั้นวางเซิร์ฟเวอร์องค์กรของเราหรือที่คุณเห็นในดาต้าเซ็นเตอร์ขนาดใหญ่ แต่เป็นระบบที่รันแอพพลิเคชั่นที่สำคัญต่อภารกิจในองค์กรขนาดใหญ่หรืออาจสูง สถานการณ์การคำนวณประสิทธิภาพ

ทุก ๆ ปี Hot Chips เป็นสถานที่ซึ่งชิปดังกล่าวได้รับการแนะนำอย่างละเอียด เมื่อปีที่แล้วเราได้เห็น Power ของ 7+ และ zNext, Fujitsu ของ SPARC64 X, และ Oracle SPARC T5 ของ Oracle และปีนี้เราได้เรียนรู้รายละเอียดเพิ่มเติมเกี่ยวกับ z-series, SPARC M6 ของ Oracle, และผู้สืบทอดใน IBM Power และ Fujitsu SPARC X series .

สิ่งที่น่าสนใจที่สุดของเหล่านี้คือ Power8 ของ IBM ซึ่งจะมี 12 คอร์แต่ละตัวสามารถรันได้มากถึงแปดเธรดโดยมีแคชของ SRAM ระดับ 2 อยู่ที่ 512KB ต่อแกนหลัก (รวม L2 6MB) และ DRAM แบบฝังที่แชร์ 96MB เป็นแคชระดับ 3 ส่วนที่ทำให้ระบบผิดปกติก็คือชิปบัฟเฟอร์หน่วยความจำใหม่ที่เรียกว่า Centaur ซึ่งมี DRAM ในตัว 16MB ในแคช L4 และตัวควบคุมหน่วยความจำ ชิป Power8 แต่ละตัวสามารถเชื่อมต่อกับชิปแปดตัวเหล่านี้ (สำหรับชิปออฟเซ็ต DRAM L4 รวมทั้งหมด 96MB) โปรดทราบว่า Centaur แต่ละแห่งยังมีพอร์ต DDR ความเร็วสูงสี่พอร์ตสำหรับความจุหน่วยความจำทั้งหมด 1TB ต่อซ็อกเก็ต

Power8 จะเป็นชิปขนาดใหญ่ที่ 650 มม. ² ผลิตโดยกระบวนการ 22nm ของไอบีเอ็ม (ในตัวของมันเองนั้นโดดเด่นเนื่องจาก IBM อาจเป็น บริษัท เดียวที่ทำการค้าในเชิงพาณิชย์) เมื่อเทียบกับ Power 7+ รุ่นก่อนหน้าซึ่งถูกผลิตขึ้นในกระบวนการ 32nm Soi นั้น Power8 ควรมีแบนด์วิดท์หน่วยความจำมากกว่า 230GBps IBM กล่าวว่าแต่ละคอร์ควรมี 1.6 เท่าประสิทธิภาพของ Power7 บนแอ็พพลิเคชันแบบเธรดเดี่ยวและประสิทธิภาพ SMT (symmetric multi-threaded) เป็นสองเท่า

IBM ได้ย้ายจากอินเตอร์เฟสที่เป็นกรรมสิทธิ์เพื่อรองรับ PCIe Gen 3 ที่มี Coherence Attach Processor Interface (CAPI) ของตัวเองซึ่งช่วยให้ตัวเร่งความเร็วเช่น FPGA (อาร์เรย์เกทที่สามารถตั้งโปรแกรมได้อย่างเต็มที่ใช้สำหรับเร่งแอพพลิเคชั่นที่เฉพาะเจาะจง) และได้มีการกล่าวว่าจะอนุญาตแกนเป็นส่วนหนึ่งของ Open Power Consortium ที่เพิ่งประกาศ

บริษัท กล่าวว่าลูกค้าดั้งเดิมของ Power Systems เป็นธนาคารลูกค้าทางการเงินและผู้ค้าปลีกรายใหญ่ แต่ได้พูดคุยเกี่ยวกับการทำงานเพื่อขยายการใช้งานให้ครอบคลุมข้อมูลขนาดใหญ่และการวิเคราะห์ IBM ยังไม่ได้ประกาศความพร้อมของผลิตภัณฑ์ แต่ในการพูดคุยว่ามี "ห้องปฏิบัติการที่เต็มไปด้วยระบบ"

ไอบีเอ็มยังให้รายละเอียดเพิ่มเติมเกี่ยวกับระบบย่อยตัวประมวลผล zEC12 ซึ่งมีการแสดงตัวอย่างเมื่อปีที่แล้วว่า "zNext" สถาปัตยกรรมระบบซึ่งออกแบบมาเพื่อใช้ในเมนเฟรมซีรีส์ประกอบด้วยชิปกลางโปรเซสเซอร์ (CP) สูงสุดหกตัวเชื่อมต่อกับคอนโทรลเลอร์ระบบ (SC) ทั้งหมดรวมอยู่ในโมดูลมัลติชิปเพื่อสร้างโหนดเดียวสำหรับ ระบบ. (แต่ละระบบสามารถมีหลายโหนดได้) แต่ละ CP มีแกนประมวลผล 5.5GHz หกคอร์แต่ละตัวมีแคช L1 และ L2 ของตัวเองและแคช eDRAM L3 ที่ใช้ร่วมกัน 48MB สำหรับทรานซิสเตอร์รวม 2.75 พันล้านตัวโดยมีขนาด 598 มม. ซอย 32nm SC มี LDR eDRAM 192 เมกะไบต์รวมถึงอินเทอร์เฟซสำหรับหก CP และใช้ทรานซิสเตอร์ 3.3 พันล้านตัวบนแม่พิมพ์ที่มีขนาด 526 มม. ² ซึ่งผลิตใน 32nm Soi

บริษัท กล่าวว่าชิปนี้ได้รับการปรับให้เหมาะสมสำหรับสภาพแวดล้อมแบบเวอร์ช่วลไลซ์สูงเวิร์กโหลดภาพเดียวขนาดใหญ่และการใช้ข้อมูลร่วมกันสูงในโปรเซสเซอร์ ไอบีเอ็มกล่าวว่าเมนเฟรมหลักยังคงเป็นหัวใจของระบบเอทีเอ็มบัตรเครดิตและระบบร้านขายของชำขนาดใหญ่

สำหรับระบบ Unix โดยทั่วไป Power จะเผชิญหน้ากับ Itanium ของ Intel ซึ่งไม่ได้เป็นตัวแทนในงานแสดงในปีนี้และต่อการออกแบบที่ใช้ SPARC จาก Oracle (จากการซื้อกิจการ Sun) และ Fujitsu

Oracle แสดงตัวอย่าง SPARC M6 ซึ่งใช้แกน S3 เดียวกันกับ M5 ก่อนหน้าซึ่งเป็นการออกแบบแบบหกคอร์ / 48 เธรดที่มีซ็อกเก็ตมากถึง 32 ซ็อกเก็ต แต่ควรเพิ่มขนาดการออกแบบให้ใหญ่ขึ้น M6 จะมี 12 คอร์ / 96 เธรดพร้อมแคช L3 48MB และถูกออกแบบมาเพื่อขยายขนาดได้ถึง 96 ซ็อกเก็ตโดยใช้ชิปที่เรียกว่า Bixby ซึ่งทำหน้าที่เป็นชิปบริดจ์เพื่อให้การเชื่อมโยงหน่วยความจำที่ดีกว่า (สำหรับการปรับขนาด "glueless" สามารถปรับขนาดซ็อกเก็ตได้มากถึงแปดซ็อกเก็ตโดยไม่มีเรือพิเศษ) ตัวอย่างเช่นระบบ M5-32 ปัจจุบันประกอบด้วยโปรเซสเซอร์ M5 M5 SPARC 32 ตัวและชิป Bixby 12 ตัว M6 ซึ่งมี 4.27 พันล้านทรานซิสเตอร์จะถูกผลิตด้วยกระบวนการ 28nm CMOS ที่ค่อนข้างเป็นมาตรฐาน

ออราเคิลกล่าวว่า M6 ได้รับการปรับแต่งสำหรับซอฟต์แวร์ของออราเคิลรวมถึงซอฟต์แวร์พื้นฐานและสแต็กฐานข้อมูลรวมถึงฐานข้อมูลและแอปพลิเคชันในหน่วยความจำ

ฟูจิตสึแสดงให้เห็นถึง SPARC64X + ซึ่งเป็นตัวตายตัวแทนของ SPARC64 X อีกครั้งดูเหมือนจะไม่เป็นการเปลี่ยนแปลงครั้งใหญ่ เช่นเดียวกับรุ่นก่อน ๆ มี 16 คอร์ที่มีสองเธรดแต่ละตัวและแคชระดับ 2 ขนาด 24MB ที่ใช้ร่วมกันและมีทรานซิสเตอร์ประมาณสามพันล้านตัวบนแม่พิมพ์ซึ่งมีขนาดประมาณ 600 มม. ² แต่ให้ประสิทธิภาพที่สูงกว่าสูงถึง 3.5GHz และประสิทธิภาพสูงสุดที่สูงขึ้นโดยฟูจิตสึอ้างสิทธิ์ 448 กิกะบิตและปริมาณหน่วยความจำ 102GBps สามารถขยายได้ถึง 64 ซ็อกเก็ตโดยใช้หน่วยการสร้างของสี่ซีพียูและชิปข้ามคานสองอัน (ซึ่งเรียกว่า XBs) แต่ละซ็อกเก็ตสามารถรองรับ DRAM สูงสุด 1TB การเปลี่ยนแปลงครั้งใหญ่อย่างหนึ่งคือการเชื่อมต่อระหว่างชิปตอนนี้เร็วขึ้นมาก

ฟูจิตสึยังได้กล่าวถึงสิ่งที่อธิบายไว้ว่าเป็นเครื่องมือ "ซอฟต์แวร์บนชิป" ที่ออกแบบมาเพื่อเร่งการใช้งานเฉพาะเช่นการเข้ารหัสห้องสมุดเลขฐานสิบและการประมวลผลฐานข้อมูล

ทั้งฟูจิตสึและซันได้พูดคุยเกี่ยวกับประสบการณ์หลายปีที่พวกเขามีในการออกแบบชิป SPARC และให้คำมั่นว่าจะปรับปรุงต่อไป

โปรเซสเซอร์ทั้งหมดเหล่านี้มีจุดประสงค์เพื่อแบ่งส่วนตลาดเซิร์ฟเวอร์ค่อนข้างเล็ก แต่คิดเกี่ยวกับเทคโนโลยีพื้นฐาน: รองรับซ็อกเก็ต 64 หรือ 96 กับหน่วยความจำเทราไบต์ต่อซ็อกเก็ตด้วยสิ่งต่าง ๆ เช่น DRAM แบบฝังการเชื่อมต่อที่เร็วขึ้นและการเชื่อมโยงที่ดีกว่า ทุกอย่างมันช่างน่าอัศจรรย์และทรงพลังอย่างไม่น่าเชื่อ