กระบวนการ 10nm ของ Intel: มันเป็นมากกว่าแค่การปรับขนาดชิป

ในชุดของการนำเสนอเมื่อวานนี้ Intel ได้ให้รายละเอียดเพิ่มเติมเกี่ยวกับกระบวนการ 10nm ที่กำลังจะเกิดขึ้นสำหรับการทำโปรเซสเซอร์ขั้นสูงเปิดเผยกระบวนการ FinFET 22nm ใหม่ที่ออกแบบมาสำหรับพลังงานที่ลดลงและอุปกรณ์ราคาถูกลงแนะนำเมตริกใหม่สำหรับการเปรียบเทียบชิพโหนด แนวคิดที่ว่า "กฎของมัวร์ยังมีชีวิตอยู่และดี" สิ่งที่โดดเด่นที่สุดสำหรับฉันคือแนวคิดที่ว่าแม้ว่าโปรเซสเซอร์จะยังคงเป็นต่อไป หนาแน่นมากขึ้น ความยากและค่าใช้จ่ายของโหนดกระบวนการใหม่จะบังคับให้คิดใหม่อย่างสมบูรณ์ว่าชิปจะได้รับการออกแบบในอนาคตอย่างไร

Mark Bohr, Intel Senior มนุษย์ และผู้อำนวยการด้านสถาปัตยกรรมกระบวนการและการรวมเข้าด้วยกันได้ให้ความเห็นปกติของ Intel เกี่ยวกับการเป็นผู้นำในอุตสาหกรรมเซมิคอนดักเตอร์ด้านเทคโนโลยีการผลิต เขากล่าวว่า Intel ยังคงเป็นผู้นำต่อไปอีกประมาณสามปีแม้ว่าผู้ผลิตชิปเช่น Samsung และ TSMC กำลังจะเปิดตัวสิ่งที่พวกเขาเรียกกระบวนการ 10nm ก่อนที่ผลิตภัณฑ์ 10nm ของ Intel จะออกมาในช่วงปลายปี Bohr กล่าวว่า Intel ได้เปิดตัวความก้าวหน้าหลักของอุตสาหกรรมส่วนใหญ่ในช่วง 15 ปีที่ผ่านมาซึ่งรวมถึงซิลิกอนที่ทำให้เครียดประตูโลหะ high-k และทรานซิสเตอร์ FinFET (ซึ่งเดิมที Intel เรียกว่า Tri-Gate แม้ว่าจะกลับมาใช้ชื่อมาตรฐานอุตสาหกรรม) .

Bohr กล่าวว่าหมายเลขโหนดที่ใช้โดยผู้ผลิตทุกรายไม่มีความหมายอีกต่อไปและเรียกร้องให้มีการวัดใหม่ตามจำนวนทรานซิสเตอร์ที่หารด้วยพื้นที่เซลล์โดยมีเซลล์ NAND นับ 60 เปอร์เซ็นต์ของการวัดและ Scan Flip-Flop เซลล์ตรรกะนับเป็น 40 เปอร์เซ็นต์ (เพื่อความชัดเจนเขาอ้างถึงเซลล์หน่วยความจำแฟลช NAND ไม่ใช่ แต่หมายถึงประตูตรรกะ NAND หรือ "เชิงลบและ") สิ่งนี้ช่วยให้คุณสามารถวัดทรานซิสเตอร์ต่อตารางมิลลิเมตรและ Bohr แสดงกราฟที่สะท้อนการปรับปรุงของ Intel ในสเกลดังกล่าวตั้งแต่ 3.3 ล้านทรานซิสเตอร์ / มม. ² ที่ 45nm ถึง 37.5 ล้านทรานซิสเตอร์ / mm2 ที่ 14nm และเคลื่อนที่ไปมากกว่า 100 ล้านทรานซิสเตอร์ / mm ² ที่ 10nm

ในช่วงไม่กี่ปีที่ผ่านมา Intel ได้ใช้เกจพิทเกตเวลาความสูงของเซลล์ลอจิกเป็นตัววัด แต่ Bohr กล่าวว่าสิ่งนี้ไม่ได้รวบรวมความก้าวหน้าทั้งหมดที่ Intel กำลังทำอยู่ เขาบอกว่าการวัดยังคงเป็นวิธีที่ดีของ การเปรียบเทียบ แต่ไม่ได้ให้จำนวนที่ยาก

Bohr กล่าวว่าแม้ว่าเวลาระหว่างโหนดจะขยายออกไป - Intel ไม่สามารถแนะนำโหนดใหม่ทุก ๆ สองปี - บริษัท สามารถบรรลุผลได้ดีกว่าการปรับขนาดตามปกติซึ่ง Intel เรียกว่า " การปรับขนาดมากเกินไป เขาแสดงให้เห็นแผนภูมิที่แสดงให้เห็นว่าทั้ง 14nm และ 10nm Intel สามารถสร้างพื้นที่ตรรกะได้ถึง 37 เปอร์เซ็นต์เท่ากับขนาดของพื้นที่ตรรกะที่โหนดก่อนหน้านี้

Bohr ตั้งข้อสังเกตว่าส่วนอื่น ๆ ของโปรเซสเซอร์ซึ่ง ได้แก่ หน่วยความจำเข้าถึงโดยสุ่มแบบคงที่และวงจรอินพุต - เอาท์พุตไม่หดตัวในอัตราเดียวกับทรานซิสเตอร์แบบลอจิก เขากล่าวว่าการปรับปรุงในการปรับสเกลนั้นจะช่วยให้ Intel สามารถใช้ชิปที่ต้องการ 100 มม. ² ที่ 45nm และสร้างชิปที่เทียบเท่าในเพียง 7.6 มม. ² ที่ 10nm โดยไม่มีการเปลี่ยนแปลงคุณสมบัติ แน่นอนว่าในโลกแห่งความเป็นจริง ชิป เพิ่มคุณสมบัติเพิ่มเติม)

สเตซี่สมิ ธ รองประธานบริหารของ Intel สำหรับการผลิตการดำเนินงานและการขายกล่าวว่าผลที่ตามมาแม้ว่าจะใช้เวลานานกว่าระหว่างโหนด แต่การขยายเพิ่มเติมทำให้มีการปรับปรุงปีต่อปีเช่นเดียวกับปีสองปีที่ผ่านมา จังหวะให้เมื่อเวลาผ่านไป

Ruth Brain เป็น Intel มนุษย์ และผู้อำนวยการด้านเทคโนโลยีการเชื่อมต่อและบูรณาการพูดคุยเกี่ยวกับเทคโนโลยี 14nm ที่มีอยู่ของ บริษัท ซึ่งเริ่มผลิตในปี 2014 และบอกว่ามันมีความหนาแน่นคล้ายกับผลิตภัณฑ์ 10nm ที่คนอื่นกำลังเริ่มจัดส่งในปีนี้

เธออธิบายว่ากระบวนการนี้นำเสนออย่างไร " การปรับขนาดมากเกินไป "ส่วนหนึ่งโดยใช้เทคนิคการทำหลายลวดลายที่มีประสิทธิภาพยิ่งขึ้นเพื่อสร้างฟีเจอร์ที่ละเอียดกว่า 80nm หรือมากกว่านั้นที่เครื่องสแกนแบบจุ่ม 193nm ในปัจจุบันสามารถสร้างขึ้นได้ในการส่งผ่านครั้งเดียว Intel กล่าวว่าโดยใช้เทคโนโลยีที่เรียกว่า "(SADP) แทนที่จะใช้วิธี Litho-Etch-Litho-Etch ที่ผู้ผลิตรายอื่นใช้จะสามารถได้รับผลลัพธ์ที่แม่นยำและสอดคล้องกันมากขึ้นซึ่งนำไปสู่ผลผลิตและประสิทธิภาพที่ดีขึ้น

โดยรวมแล้ว Brain กล่าวว่าการใช้ การปรับขนาดมากเกินไป ผลลัพธ์ในหน่วย 1.4 ดอลลาร์ต่อดอลลาร์มากกว่ามาตราส่วนแบบดั้งเดิมจะช่วยให้และผลลัพธ์ในการประมาณเท่ากับการประหยัดที่ Intel จะได้รับเมื่ออุตสาหกรรมย้ายจาก 300 มม. เป็น 450 มม. ซิลิคอนเวเฟอร์ (สวิตช์ที่แพร่หลาย กล่าวถึง แต่ตอนนี้ดูเหมือนว่าจะถูกทิ้งร้าง)

Kaizad Mistry รองประธาน บริษัท และผู้อำนวยการฝ่ายพัฒนาเทคโนโลยีลอจิกอธิบายว่า การปรับขนาดมากเกินไป มีการใช้เทคนิคที่ 10nm และให้รายละเอียดเพิ่มเติมเกี่ยวกับกระบวนการ 10nm ของ บริษัท ซึ่งเขาอธิบายว่าเป็น "รุ่นเต็มล่วงหน้า" ของเทคโนโลยี 10nm อื่น ๆ โดยรวมเขากล่าวว่าโหนด 10nm จะส่งมอบประสิทธิภาพที่เพิ่มขึ้น 25% ที่กำลังงานเดียวกันหรือลดลงเกือบ 50 เปอร์เซ็นต์ในการทำงานที่ประสิทธิภาพเดียวกันเมื่อเทียบกับโหนด 14nm

มิสซูรี่ได้อธิบายถึงกระบวนการของ Intel ในการใช้เกทระยะห่าง 54nm และความสูงของเซลล์ 272nm เช่นเดียวกับฟินพิชที่ 34nm และพิตช์โลหะขั้นต่ำที่ 36nm โดยพื้นฐานแล้วเขากล่าวว่านี่หมายความว่าคุณมีครีบที่สูงกว่า 25 เปอร์เซ็นต์และเว้นระยะห่างอย่างใกล้ชิด 25% เมื่อเทียบกับที่ 14nm ในส่วนนี้เขากล่าวว่าสิ่งนี้ประสบความสำเร็จโดยใช้ "การจัดรูปแบบสี่เหลี่ยมแบบกำหนดเอง" ซึ่งเป็นกระบวนการที่ Intel พัฒนาขึ้นสำหรับการทำลวดลายหลายรูปแบบ 14nm และขยายให้กว้างยิ่งขึ้น (แต่ฉันจะสังเกตได้ว่าสิ่งนี้ดูเหมือนจะบ่งบอกว่าระดับเสียงประตูไม่เร็วเท่าในรุ่นก่อนหน้า)

สองใหม่ การปรับขนาดมากเกินไป ความก้าวหน้าได้ช่วยเช่นกันเขากล่าว ประการแรกคือ "ติดต่อผ่าน คล่องแคล่ว gate "ซึ่งหมายถึงตำแหน่งที่ประตูข้าม ครีบ เพื่อสร้างทรานซิสเตอร์ตอนนี้อยู่ด้านบนโดยตรงแทนที่จะอยู่ด้านล่าง เขากล่าวว่าสิ่งนี้ทำให้การขยายพื้นที่อีก 10 เปอร์เซ็นต์เหนือระดับการปรับสเกล เทคนิคที่สองซึ่ง Mistry กล่าวเคยใช้มาก่อน แต่ไม่ได้ใช้กับ FinFET ทรานซิสเตอร์เรียกว่า "single dummy gate" ในรุ่น 14nm เขากล่าวว่าทรานซิสเตอร์ของ Intel มี "ประตูจำลอง" ที่ขอบของแต่ละเซลล์ลอจิก อย่างไรก็ตามที่ 10nm Mistry กล่าวว่ามีเพียงครึ่งประตูปลอมที่ขอบแต่ละด้าน สิ่งนี้ให้ประโยชน์การปรับขนาดพื้นที่ที่มีประสิทธิภาพอีก 20 เปอร์เซ็นต์เขากล่าว

เมื่อรวมกันแล้ว Mistry กล่าวว่าเทคนิคเหล่านี้ช่วยให้สามารถปรับปรุงความหนาแน่นของทรานซิสเตอร์ได้ 2.7x และทำให้ บริษัท สามารถผลิตทรานซิสเตอร์ได้มากกว่า 100 ล้านตัวต่อตารางมิลลิเมตร

Mistry ยังทำให้เห็นได้ชัดเช่นเดียวกับ 14nm ความยาวของเวลาที่เพิ่มขึ้นระหว่างโหนดกระบวนการทำให้ บริษัท สามารถเพิ่มโหนดแต่ละโหนดได้ในแต่ละปี Mistry อธิบายไว้ในข้อตกลงทั่วไปแผนสำหรับสองโหนดเพิ่มเติมของการผลิต 10nm กับประสิทธิภาพที่ดีขึ้น (ฉันพบว่ามันน่าสนใจ - และน่าเป็นห่วงเล็กน้อย - แม้ว่าแผนภูมิเหล่านี้จะแสดงโหนด 10nm อย่างชัดเจนซึ่งต้องใช้พลังงานน้อยกว่าโหนด 14nm พวกเขาแนะนำว่าโหนด 10nm แรกจะไม่ให้ประสิทธิภาพเท่า ๆ กับ 14nm ล่าสุด)

เขากล่าวว่ากระบวนการ 10nm ++ จะให้ประสิทธิภาพที่ดีขึ้นเพิ่มขึ้น 15% ที่กำลังงานเดียวกันหรือลดการใช้พลังงานลง 30% ที่ประสิทธิภาพเดียวกันเมื่อเทียบกับกระบวนการ 10nm ดั้งเดิม

ต่อมา Murthy Renduchintala ประธานกลุ่มลูกค้าและกลุ่มธุรกิจ IoT และกลุ่มสถาปัตยกรรมระบบมีความชัดเจนมากขึ้นและกล่าวว่าผลิตภัณฑ์หลักมีเป้าหมายเพื่อการปรับปรุงประสิทธิภาพที่ดีขึ้นกว่าร้อยละ 15 ทุกปีใน "จังหวะผลิตภัณฑ์ประจำปี"

Bohr กลับไปอธิบายกระบวนการใหม่ที่เรียกว่า 22 FFL ซึ่งหมายถึงการประมวลผล 22nm โดยใช้ FinFET ที่มีการรั่วไหลต่ำ เขากล่าวว่ากระบวนการนี้ช่วยลดการรั่วไหลของพลังงานได้ถึง 100x เมื่อเทียบกับระนาบทั่วไป เทคโนโลยี และจะมี สูงกว่า ความหนาแน่นมากกว่ากระบวนการ 22nm อื่น ๆ พร้อมกับความเป็นไปได้ของ FinFET ที่มีประสิทธิภาพสูงขึ้น สิ่งที่น่าสนใจคือการออกแบบชิปสามารถใช้ทรานซิสเตอร์สองชนิดที่แตกต่างกันภายในชิปตัวเดียว ทรานซิสเตอร์ประสิทธิภาพสูงสำหรับสิ่งต่าง ๆ เช่นการประมวลผลแอพพลิเคชั่นและทรานซิสเตอร์การรั่วไหลต่ำสำหรับวงจรที่เชื่อมต่ออยู่ตลอดเวลา

สิ่งนี้อาจถูกออกแบบมาเพื่อแข่งขันกับกระบวนการ 22nm อื่น ๆ เช่นกระบวนการ 22nm FDX (Silicon-on-insulator) ของ Global Foundries แนวคิดนี้น่าจะเป็นเช่นนั้นโดยใช้ 22nm คุณสามารถหลีกเลี่ยงการสร้างแบบคู่และค่าใช้จ่ายเพิ่มเติมที่โหนดที่เข้มงวดกว่าต้องการ แต่ยังคงบรรลุผลการทำงานที่ดี

Renduchintala พูดคุยเกี่ยวกับวิธีการเป็นผู้ผลิตอุปกรณ์ครบวงจร (IDM) - บริษัท ที่ทั้งสองออกแบบโปรเซสเซอร์และผู้ผลิต - Intel มีข้อได้เปรียบของ "การผสมผสานระหว่างเทคโนโลยีกระบวนการและการพัฒนาผลิตภัณฑ์" บริษัท สามารถเลือกได้หลาย IP และเทคนิคกระบวนการรวมถึงการเลือกทรานซิสเตอร์ที่เหมาะกับการออกแบบแต่ละส่วนเขากล่าว

สิ่งที่ฉันคิดว่าน่าสนใจที่สุดคือการอภิปรายของเขาเกี่ยวกับวิธีการออกแบบตัวประมวลผลที่เปลี่ยนจากแกนเสาหินแบบดั้งเดิมมาเป็นการออกแบบ "ผสมผสานและจับคู่" แนวคิดของคอร์ที่แตกต่างกันนั้นไม่มีอะไรใหม่ แต่ความคิดในการมีส่วนต่าง ๆ ของโปรเซสเซอร์ที่สร้างขึ้นบนแม่พิมพ์โดยใช้กระบวนการที่แตกต่างกันทั้งหมดที่เชื่อมต่อกันอาจเป็นการเปลี่ยนแปลงครั้งใหญ่

การเปิดใช้งานนี้เป็นสะพานเชื่อมต่อหลายตัว (EMIB) ที่ฝังตัวซึ่ง Intel เริ่มจัดส่งด้วยเทคโนโลยี Stratix 10 FPGAs ล่าสุดและกล่าวถึงการใช้ในผลิตภัณฑ์เซิร์ฟเวอร์ Xeon ในอนาคต ณ วันที่ลงทุนเร็ว ๆ นี้

Renduchintala อธิบายถึงโลกในอนาคตที่โปรเซสเซอร์อาจมีคอร์ CPU และ GPU ที่ผลิตในกระบวนการล่าสุดและมีความหนาแน่นสูงที่สุดโดยมีส่วนประกอบเช่น IO และการสื่อสารที่ไม่ได้รับประโยชน์มากนักจากความหนาแน่นที่เพิ่มขึ้น บน กระบวนการก่อนหน้าและสิ่งอื่น ๆ บนโหนดที่เก่ากว่า แม่พิมพ์เหล่านี้ทั้งหมดจะเชื่อมต่อกันโดยใช้บริดจ์ EMIB ซึ่งช่วยให้สามารถเชื่อมต่อได้เร็วกว่าแพ็คเกจแบบหลายชิปแบบดั้งเดิม แต่มีราคาต่ำกว่าเมื่อเทียบกับการใช้ตัวคั่นซิลิคอน

หากสิ่งเหล่านี้เกิดขึ้นกรอบการทำงานทั้งหมดของโปรเซสเซอร์ใหม่อาจเปลี่ยนแปลงได้ จากการได้รับโปรเซสเซอร์ใหม่ที่สร้างขึ้นจากกระบวนการใหม่ทุกสองสามปีเราอาจจะมุ่งไปสู่ โลก ที่เกี่ยวข้องกับการเปลี่ยนแปลงอย่างค่อยเป็นค่อยไปของเทคโนโลยีกระบวนการในส่วนต่าง ๆ ของชิปเท่านั้น สิ่งนี้ยังเปิดโอกาสในการเพิ่มสิ่งต่างๆเข้ากับชิปของตัวเองมากขึ้นจากการรวม IO มากขึ้น ส่วนประกอบ ไปยังหน่วยความจำประเภทต่าง ๆ ในระยะยาวสิ่งนี้อาจส่งสัญญาณการเปลี่ยนแปลงครั้งใหญ่ในวิธีที่ชิปและระบบที่ใช้พลังงานทำงาน

Michael J. Miller เป็นประธานเจ้าหน้าที่ฝ่ายสารสนเทศของ Ziff Brothers Investments บริษัท ลงทุนเอกชน มิลเลอร์ซึ่งเป็นหัวหน้าบรรณาธิการของ นิตยสาร PC ตั้งแต่ปี 1991 ถึง 2005 ได้เขียนบล็อกนี้สำหรับ PCMag.com เพื่อแบ่งปันความคิดของเขาเกี่ยวกับผลิตภัณฑ์ที่เกี่ยวข้องกับพีซี คำแนะนำการลงทุนจะไม่นำเสนอในบล็อกนี้. หน้าที่ทั้งหมดได้รับการปฏิเสธ มิลเลอร์ทำงานแยกต่างหากสำหรับ บริษัท การลงทุนภาคเอกชนซึ่งอาจลงทุนใน บริษัท ที่มีการพูดคุยผลิตภัณฑ์ในบล็อกนี้ได้ตลอดเวลาและจะไม่มีการเปิดเผยการทำธุรกรรมหลักทรัพย์