Intel เคล็ดลับเทคโนโลยีกระบวนการ 14nm, สถาปัตยกรรมแบบไมโครในวงกว้าง

ที่ Intel Developer Forum เมื่อสัปดาห์ที่แล้วมีวิศวกรจำนวนหนึ่งของ Intel เปิดเผยรายละเอียดทางเทคนิคเพิ่มเติมเกี่ยวกับหน่วยประมวลผล Core M, สถาปัตยกรรม Broadwell โดยรวมและกระบวนการ 14nm ที่เป็นพื้นฐาน

Sr. วิศวกรหลักและหัวหน้าสถาปนิกซีพียู Srinivas Chennupaty อธิบายว่าแม้ว่า Broadwell จะเป็น "ติ๊ก" ในจังหวะ "tick / tock" ของ Intel (หมายความว่ามันเป็นกระบวนการที่หดตัวถึง 14nm) สถาปัตยกรรม Broadwell ได้รับการขยายจากสถาปัตยกรรม Haswell ใช้ในผลิตภัณฑ์ 22nm ปัจจุบัน แม้ว่างานนำเสนอส่วนใหญ่จะเป็นรุ่น Core M ที่ใช้พลังงานต่ำซึ่งมุ่งเป้าไปที่แท็บเล็ต, 2-in-1s และ ultrabooks ที่ไม่มีพัดลม แต่เขาสังเกตเห็นว่าสถาปัตยกรรมนี้ต้องการการสนับสนุนผลิตภัณฑ์ที่หลากหลายตั้งแต่แท็บเล็ตจนถึงเซิร์ฟเวอร์ Xeon

โดยทั่วไปเขากล่าวว่าสถาปัตยกรรมทั้งหมดได้รับการออกแบบมาเพื่อการจัดการพลังงานและความร้อนแบบไดนามิกที่ดีขึ้นพร้อมการลดการใช้พลังงาน System-on-Chip (SoC) ที่ไม่ทำงานและช่วงการทำงานแบบไดนามิกที่เพิ่มขึ้นทำให้สามารถทำงานในช่วงพลังงานที่กว้างขึ้น . นี่คือสาเหตุที่รุ่น Core M ซึ่งลดระดับลงเหลือเพียงกำลัง 4.5 วัตต์ทำงานในระบบไร้พัดลม

ส่วนหนึ่งเกิดจากการจัดการพลังงานขั้นสูงภายในตัวแกนประมวลผลเช่นในวิธีที่สามารถปรับให้เข้ากับสถานะพลังงานต่าง ๆ เพื่อที่จะยังสามารถรับ "เทอร์โบบูสต์" เมื่อจำเป็นโดยไม่ต้องร้อนเกินไปโปรเซสเซอร์และมีแรงดันไฟฟ้าครบวงจร regulator (FIVR) ออกแบบมาเพื่อปรับความต่างศักย์ไฟฟ้าในแบบที่ตรวจสอบความต้องการสูงสุดและให้สมรรถนะที่ดีขึ้นที่กำลังไฟต่ำ นอกจากนี้ยังมีการตรวจสอบที่ดีกว่าของโซลูชันทั้งหมดรวมถึงตัวแยกแพลตฟอร์มคอนโทรลเลอร์ฮับ (PCH) หรือชิปเซ็ตเพื่อให้ PCH สามารถส่งกำลังเค้นสำหรับคุณสมบัติที่เชื่อมต่อทำให้สามารถเชื่อมโยงไปยังสถานะพลังงานต่ำสำหรับสิ่งต่างๆเช่นไดรฟ์ SATA, PCI Express และ USB และมีการจัดการอุณหภูมิของผิวที่ใช้งานอยู่ดังนั้นชิปจึงสามารถตรวจสอบอุณหภูมิและปรับการใช้พลังงานได้ตามความเหมาะสม

microar Architecture นั้นสามารถเพิ่มประสิทธิภาพได้มากกว่ารุ่นก่อนหน้าของ Haswell ที่ความถี่เดียวกันเนื่องจากคุณสมบัติเช่นตัวกำหนดตารางเวลาขนาดใหญ่ออกคำสั่งการคาดการณ์ที่อยู่ที่ได้รับการปรับปรุงและการปรับปรุงเวกเตอร์และการคำนวณจุดลอยตัว

โดยรวมเขากล่าวว่าในขณะที่คำแนะนำแบบเธรดเดี่ยวต่อรอบเพิ่มขึ้นเพียงเล็กน้อยในรุ่นนี้ทั้งหมดนี้เพิ่มขึ้นถึงจุดที่ประสิทธิภาพแบบเธรดเดียวในรอบ 7 ปีที่ผ่านมาเพิ่มขึ้น 50% ที่ความเร็วเดียวกัน

การเปลี่ยนแปลงอื่น ๆ รวมถึงคำแนะนำใหม่สำหรับการเข้ารหัสและความปลอดภัยการตรวจสอบที่ดีขึ้นและการปรับปรุงส่วนขยายหน่วยความจำสำหรับธุรกรรม (รู้จักกันในชื่อ TSX หรือส่วนขยายการทำข้อมูลให้ตรงกันของธุรกรรม) และคำสั่ง Virtualization (VT-x)

ชิปเซ็ต PCH ที่มาพร้อมกับ Core M เป็นที่รู้จักกันในชื่อ PCH-LP และผลิตขึ้นจริงในกระบวนการ 22nm สิ่งนี้ถูกออกแบบมาเพื่อใช้พลังงานน้อยลงประมาณ 25% เมื่อไม่ได้ใช้งานและเพื่อลดพลังงานที่ใช้งานลงประมาณ 20% นอกจากนี้ยังรวมถึงการปรับปรุงระบบเสียงและการจัดเก็บ PCI Express

โดยรวมแล้วเขากล่าวว่าการเปลี่ยนแปลงนี้ช่วยลดพลังงานได้สองเท่าที่คุณคาดหวังจากการปรับขนาดกระบวนการดั้งเดิมพร้อมกับคำแนะนำเธรดเดี่ยวที่ปรับปรุงใหม่ต่อประสิทธิภาพนาฬิกาและเวกเตอร์

การปรับปรุงที่คล้ายกันได้ถูกนำไปใช้กับกราฟิกเช่นกันตาม Sr. Principal วิศวกรและกราฟิกสถาปนิก Aditya Sreenivas ที่นี่อีกครั้งเป้าหมายคือการปรับปรุงประสิทธิภาพ / วัตต์เช่นพลังแบบไดนามิกที่ดีขึ้นและลักษณะการรั่วไหลปรับให้เหมาะสมสำหรับการดำเนินงานแรงดันไฟฟ้าต่ำ และการปรับปรุงสถาปัตยกรรมขนาดเล็กเพื่อลดพลังงานแบบไดนามิก เขาตั้งข้อสังเกตว่าสิ่งนี้ได้รับการออกแบบมาเพื่อทำงานที่ 6 และ 10 วัตต์เช่นกันบางทีอาจจะพูดถึงเวอร์ชั่นใหม่ที่กำลังจะมาถึง

สถาปัตยกรรมกราฟิกที่แท้จริงนั้นมีลักษณะคล้ายกับเวอร์ชั่นก่อนหน้านี้ แต่รุ่น GT2 ที่ใช้ในการใช้งาน Core M ได้เพิ่มขึ้นจาก 20 เป็น 24 Execution Unit ซึ่งจัดเป็น "sublices" สามตัวแต่ละตัวมี 8 EUs (ในการพูดคุยอีกครั้งวิศวกรของ Intel ที่เน้นไปที่สถาปัตยกรรมการคำนวณให้ตัวอย่างของกราฟิกที่มีขนาด 12 และ 48 EUs เพื่อแนะนำเวอร์ชันในอนาคต)

ความแตกต่างที่สำคัญอย่างหนึ่งคือเวอร์ชันนี้รองรับ Direct X 11.2 และพร้อม DX12 และรองรับ Open GL 4.3 และ Open CL 2.0 นี่หมายความว่าเกมและแอพพลิเคชั่นเกือบทั้งหมดควรทำงานกับกราฟิกที่นี่แม้ว่าจะไม่จำเป็นต้องมีความเร็วเท่ากันกับที่คุณเห็นบนชิปกราฟิกแยก แต่โดยรวมการเปลี่ยนแปลงเหล่านี้อาจส่งผลให้มีการปรับปรุงประสิทธิภาพกราฟิกได้ 40% ในบางกรณีเมื่อเทียบกับซีรี่ส์ Haswell-Y รุ่นก่อนหน้า

การเปลี่ยนแปลงที่ยิ่งใหญ่อีกประการหนึ่งคือการสนับสนุนหน่วยความจำเสมือนจริง (SVM) ภายใต้ OpenCL ทำให้สามารถใช้ทั้ง CPU และ GPU ในการคำนวณ สิ่งนี้ดูเหมือนจะเป็นแนวคิดเดียวกันกับ Heterogeneous System Architecture (HSA) ที่ผลักดันโดย AMD และอื่น ๆ

สถาปัตยกรรมใหม่นี้ยังมีการปรับปรุงฟังก์ชั่นสื่อบางอย่างตาม Intel Fellow และหัวหน้าสถาปนิกสื่อ Hong Jiang เขากล่าวว่าชิปช่วยให้สิ่งต่าง ๆ เช่นการแปลงวิดีโอ Intel Quick Sync และวิดีโอเป็น "เร็วขึ้น 2x" กว่ารุ่นก่อนหน้าด้วยคุณภาพที่ดีขึ้น นอกจากนี้ยังรองรับการถอดรหัส VP8 รวมถึง AVC, VC-1, MPEG2 และ MVC สำหรับวิดีโอ JPEG และ Motion การถอดรหัส JPEG สำหรับการประชุมทางวิดีโอและการถ่ายภาพดิจิตอล และ GPU - การถอดรหัส HEVC ที่ลดความเร็วลงและการเข้ารหัสมากถึง 4K 30fps นอกเหนือจากการอนุญาตวิดีโอ 4K การเปลี่ยนแปลงเหล่านี้ควรอนุญาตให้เล่นวิดีโอ Full HD อีกต่อไป 25%

เทคโนโลยีกระบวนการ 14nm

แม้ว่า Intel จะให้ข้อมูลจำนวนมากเกี่ยวกับเทคโนโลยีการผลิต 14nm ก่อนหน้านี้ แต่ Mark Bohr, เพื่อนอาวุโสของ Intel, การพัฒนาเทคโนโลยีลอจิก, เดินผ่านกระบวนการใหม่และแบ่งปันข้อมูลเพิ่มเติม

“ อย่างน้อยสำหรับ Intel กฎของมัวร์ยังคงดำเนินต่อไป” เขากล่าวแสดงสไลด์ที่ระบุว่า Intel ได้รับค่าเฉลี่ย 0.7 เท่าของทรานซิสเตอร์แต่ละรุ่นมาหลายปีและมันยังคงทำเช่นนั้น (โปรดทราบว่าหากมีการปรับขนาดทั้งสองมิติคุณจะได้รับทรานซิสเตอร์ใหม่ซึ่งมีขนาดประมาณ 50% ของขนาดหนึ่งในรุ่นก่อนหน้าซึ่งเป็นสิ่งที่กฎของมัวร์คาดการณ์ทางเทคนิค)

เขาพูดถึงว่านี่เป็นรุ่นที่สองของ Intel ในทรานซิสเตอร์ "Tri-Gate" ของมันได้อย่างไรหลังจากการแนะนำ 22nm (Intel ใช้คำว่า "Tri-Gate" เพื่อปกปิดทรานซิสเตอร์ที่ช่องยกเหนือพื้นผิวเช่นครีบและการควบคุม ล้อมรอบทั้งสามด้านซึ่งเป็นโครงสร้างที่อุตสาหกรรมส่วนใหญ่เรียกว่า "FinFET" ทรานซิสเตอร์) เขาสังเกตเห็นว่าระยะห่างระหว่างครีบลดลงจาก 60nm เป็น 42nm ในการย้ายไปยังกระบวนการใหม่ ความสูงของครีบเพิ่มขึ้นจาก 34nm เป็น 42nm (ในสไลด์ด้านบน "high-k dielectric" เป็นสีเหลืองขั้วไฟฟ้าประตูโลหะเป็นสีน้ำเงินโดยใช้การออกแบบ high-k / metal-gate ที่ Intel ใช้มาตั้งแต่โหนด 45nm)

ในรุ่นที่ 14nm เขากล่าวว่าขนาดวิกฤตที่สำคัญที่สุดคือความกว้างของครีบ Tri-gate ซึ่งมีขนาดประมาณ 8 นาโนเมตรในขณะที่ขนาดวิกฤตอื่น ๆ อยู่ในช่วง 10nm ถึง 42nm (สำหรับระยะห่างระหว่างศูนย์กลางของระยะห่างครีบถึงกึ่งกลาง ของครีบถัดไป) เขาตั้งข้อสังเกตว่าทรานซิสเตอร์มักจะทำกับหลายครีบและการลดจำนวนครีบต่อทรานซิสเตอร์ส่งผลให้ความหนาแน่นที่ดีขึ้นและความจุที่ลดลง

ในรุ่นนี้เขากล่าวว่าระยะห่างระหว่างครีบลดลง. 7 เท่า (จาก 60 เป็น 42nm), ระดับเสียงประตูโดย. 87x (จาก 90 เป็น 70 นาโนเมตร) และระยะห่างระหว่างจุดเชื่อมต่อด้วย. 65x (จาก 80 เป็น 52nm) ค่าเฉลี่ยโดยรอบโดยเฉลี่ย 0.7 เท่า อีกวิธีในการดูเขาพูดก็คือการเพิ่มระยะห่างระหว่างเกทและพิทช์โลหะและที่นั่นเขาบอกว่า Intel อยู่ที่ 0.53 สำหรับการปรับสเกลพื้นที่ตรรกะซึ่งเขาบอกว่าดีกว่าปกติ (นอกจากนี้ฉันยังสนใจว่าสไลด์ของ Bohr แสดงหน่วยประมวลผล Core M ที่มีทรานซิสเตอร์ 1.9 พันล้านตัวในขนาดตาย 82 มม. 2 เมื่อเปรียบเทียบกับไดอะแกรมอย่างเป็นทางการ 1.3 พันล้านหน่วย; Intel PR รับทราบข้อผิดพลาดและกล่าวว่า 1.3 พันล้านหน่วย ตัวเลขที่ถูกต้อง)

เมื่อดูที่ราคาต่อทรานซิสเตอร์ Bohr ตกลงว่าต้นทุนต่อซิลิคอนเวเฟอร์ที่ผลิตเพิ่มขึ้นเนื่องจากขั้นตอนการกำบังเพิ่มเติม - ขณะนี้บางเลเยอร์ต้องการรูปแบบสองและสามรูปแบบ แต่เขาบอกว่าเนื่องจากโหนด 14nm นั้นทำได้ดีกว่าการปรับขนาดพื้นที่ปกติจึงยังคงมีค่าใช้จ่ายต่อการลดทรานซิสเตอร์ตามปกติ

อันที่จริงเขาแสดงให้เห็นแผนภูมิแสดงให้เห็นว่า Intel คาดว่าการลดลงดังกล่าวจะดำเนินต่อไปในอนาคต และเขายังคงยืนยันว่าการเปลี่ยนแปลงนั้นส่งผลให้การรั่วไหลลดลงและประสิทธิภาพที่สูงขึ้นและเพื่อปรับปรุงประสิทธิภาพต่อวัตต์ซึ่งเขากล่าวว่ากำลังปรับปรุงที่ 1.6X ต่อรุ่น

เขาตั้งข้อสังเกตว่าในการย้ายจาก Haswell-Y ไปยัง Core M Intel จะต้องตายซึ่งมีขนาด 0.51 เท่าของชิพก่อนหน้านี้หากเป็นคุณสมบัติที่เป็นกลาง ด้วยคุณสมบัติเพิ่มเติมที่ได้รับการออกแบบมาเขากล่าวว่า Core M สามารถปรับขนาดพื้นที่แม่พิมพ์ได้ 0.63 เท่า

Bohr กล่าวว่า 14nm กำลังผลิตในโอเรกอนและแอริโซนาและจะเริ่มผลิตในไอร์แลนด์ในต้นปีหน้า นอกจากนี้เขายังกล่าวว่าในขณะที่ Intel เคยมีทรานซิสเตอร์สองรุ่น - รุ่นที่มีแรงดันสูงและต่ำมากรั่วไหล - ตอนนี้มันมีคุณสมบัติสเปกตรัมตั้งแต่พลังงานสูงไปจนถึงปลายล่างที่ต่ำมากด้วยทรานซิสเตอร์ที่แตกต่างกัน

สิ่งเหล่านี้ส่วนใหญ่ดูเหมือนจะเป็นส่วนหนึ่งของการผลักดันของ Intel เข้าสู่พื้นที่โรงหล่อซึ่งจะทำให้ชิปสำหรับ บริษัท อื่น ๆ แท้จริงแล้ว Sunit Rikhi ผู้จัดการทั่วไปของธุรกิจโรงหล่อแนะนำ Bohr และต่อมาได้พูดคุยกับตัวเองเพื่อแสดงทางเลือกทั้งหมดที่ Intel เสนอ (แม้ว่า Intel จะมีเทคโนโลยีขั้นสูง แต่ก็ไม่มีประสบการณ์ในการสร้างชิปพลังงานต่ำที่คู่แข่งเช่น TSMC และ Samsung มีดังนั้นจึงเน้นการเป็นผู้นำในการผลิต 14nm)

ถัดไปขึ้นมา 10nm โดย Bohr บอกว่าตอนนี้อยู่ใน "การพัฒนาเต็มรูปแบบ" และ "งานประจำวัน" ของเขากำลังทำงานในกระบวนการ 7nm

เขาบอกว่าเขาสนใจ EUV (การพิมพ์หินอุลตร้าไวโอเลตมาก) สำหรับศักยภาพในการปรับขนาดและการทำให้กระบวนการไหลง่ายขึ้น แต่บอกว่ามันไม่พร้อมในแง่ของความน่าเชื่อถือและความสามารถในการผลิต เขาบอกว่าไม่มีทั้ง 14nm และ 10nm nodes ที่ใช้เทคโนโลยีนั้นแม้ว่าเขาจะชอบก็ตาม เขาบอกว่า Intel นั้น "ไม่ได้เดิมพัน" สำหรับ 7nm และสามารถผลิตชิปที่โหนดนั้นโดยไม่ได้แม้ว่าเขาจะบอกว่ามันจะดีขึ้นและง่ายขึ้นด้วย EUV

Bohr กล่าวว่าการเปลี่ยนเป็นเวเฟอร์ 450 มม. จากมาตรฐาน 300 มม. ที่อุตสาหกรรมทั้งหมดใช้อยู่ในปัจจุบันจะช่วยลดต้นทุนต่อทรานซิสเตอร์ได้ อย่างไรก็ตามเขากล่าวว่ามีค่าใช้จ่ายมากมายในการพัฒนาชุดเครื่องมือที่สมบูรณ์และ fab ใหม่ทั้งหมดและจะขึ้นอยู่กับ บริษัท ขนาดใหญ่หลายแห่งที่ร่วมมือกันทำสิ่งเหล่านี้ให้เสร็จ เขากล่าวว่าอุตสาหกรรมยังไม่ได้ตกลงกันในเวลาที่เหมาะสมสำหรับเรื่องนี้ดังนั้นจึงเป็นเวลาหลายปี

โดยรวมแล้วเขาบอกว่าเขายังไม่เห็นจุดจบของการปรับขนาดและสังเกตว่านักวิจัยของ Intel กำลังมองหาวิธีการแก้ปัญหาที่แตกต่างกันในทรานซิสเตอร์การทำลวดลายการเชื่อมต่อและหน่วยความจำ เขากล่าวว่ามีเอกสารทางเทคนิคที่น่าสนใจจำนวนมากเมื่อเร็ว ๆ นี้ในอุปกรณ์ต่าง ๆ เช่นอุปกรณ์ III-V (ใช้วัสดุเซมิคอนดักเตอร์ที่แตกต่างกัน) และ T-FETs (ทรานซิสเตอร์ภาคสนามอุโมงค์) และมี "สิ่งที่น่าสนใจเสมอ"