ความท้าทายในการทำชิปต้องเผชิญกับกฎของมัวร์

ทุก ๆ สองสามปีมีเรื่องราวเกี่ยวกับกฎของมัวร์ - แนวคิดที่ว่าจำนวนทรานซิสเตอร์ในพื้นที่ที่กำหนดเพิ่มขึ้นเป็นสองเท่าทุก ๆ สองปีหรือประมาณนั้น - กำลังจะตาย เรื่องราวดังกล่าวมีมานานหลายทศวรรษ แต่เรายังคงเห็นชิปใหม่ที่มีทรานซิสเตอร์เพิ่มขึ้นทุก ๆ สองสามปีซึ่งค่อนข้างตามกำหนด

ตัวอย่างเช่นในเดือนกุมภาพันธ์ Intel ได้เปิดตัวชิปทรานซิสเตอร์ขนาด 4.3 พันล้านชื่อ Xeon E7v2 หรือ Ivytown บนพื้นที่ 541 ตารางมิลลิเมตรโดยใช้กระบวนการ 22nm ทศวรรษที่ผ่านมา Xeon ระดับสูงของ Intel หรือที่รู้จักกันในชื่อ Gallatin เป็นชิปขนาด 130 นาโนเมตรที่มีทรานซิสเตอร์ 82 ล้านตัวบนพื้นที่ 555 ตารางมิลลิเมตร ที่ไม่ได้ค่อนข้างตามด้วยสองเท่าทุก ๆ สองปี แต่มันใกล้

แน่นอนว่านั่นไม่ได้หมายความว่ามันจะยังคงทำงานต่อไปตลอดไปและแน่นอนว่าการทำชิปจะต้องผ่านการเปลี่ยนแปลงครั้งใหญ่ที่ส่งผลกระทบต่อทั้งการผลิตและการออกแบบชิปและสิ่งเหล่านี้จะส่งผลกระทบต่อผู้ใช้อย่างยั่งยืน

เห็นได้ชัดว่ามันชัดเจนมานานแล้วที่ความเร็วสัญญาณนาฬิกาจะไม่เริ่มเร็วขึ้น ท้ายที่สุดแล้ว Intel ได้เปิดตัวชิป Pentium ในปี 2004 ที่ความเร็ว 3.6 GHz วันนี้ Core i7 ระดับบนสุดของ บริษัท ทำงานที่ 3.5 GHz พร้อมความเร็วเทอร์โบสูงสุด 3.9 GHz (แน่นอนมีบางคนที่โอเวอร์คล็อก แต่นั่นเป็นกรณีเสมอ)

นักออกแบบมีปฏิกิริยาตอบสนองโดยการเพิ่มคอร์ให้กับชิปมากขึ้นและเพิ่มประสิทธิภาพของคอร์แต่ละคอร์ วันนี้แม้แต่ชิประดับต่ำสุดที่คุณสามารถซื้อได้จากเดสก์ท็อปหรือแล็ปท็อปก็คือชิปแบบดูอัลคอร์และรุ่น quad-core เป็นเรื่องธรรมดา แม้แต่ในโทรศัพท์เรายังเห็น quad-core และส่วน octa-core มากมาย

นั่นยอดเยี่ยมสำหรับการเรียกใช้หลายแอพพลิเคชั่นในเวลาเดียวกัน (มัลติทาสกิ้ง) หรือสำหรับแอพพลิเคชั่นที่สามารถใช้ประโยชน์จากคอร์และเธรดหลาย ๆ อันได้ นักพัฒนา - โดยเฉพาะผู้ที่สร้างเครื่องมือสำหรับนักพัฒนาซอฟต์แวร์ได้ใช้เวลาในการทำให้แอปพลิเคชันทำงานได้ดีขึ้นกับหลายคอร์ แต่ยังมีแอปพลิเคชั่นจำนวนมากที่ขึ้นอยู่กับประสิทธิภาพของเธรดเดี่ยว

นอกจากนี้ผู้พัฒนาตัวประมวลผลกำลังวางแกนประมวลผลกราฟิกจำนวนมากขึ้นและแกนประมวลผลพิเศษอื่น ๆ (เช่นที่เข้ารหัสหรือถอดรหัสวิดีโอหรือเข้ารหัสหรือถอดรหัสข้อมูล) ภายในแอปพลิเคชันโปรเซสเซอร์ในอุตสาหกรรมที่เรียกว่าการประมวลผลที่แตกต่างกัน AMD, Qualcomm และ MediaTek ล้วน แต่ผลักดันแนวคิดนี้ซึ่งมีเหตุผลหลายประการ ช่วยในการบูรณาการ - ทำให้ชิปมีขนาดเล็กลงและกินพลังงานน้อยลง และดูเหมือนว่าจะเหมาะสมในโปรเซสเซอร์มือถือ - เช่นวิธีการขนาดใหญ่ LITTLE ที่ ARM ใช้ในการรวมแกนที่ทรงพลัง แต่มีพลังมากขึ้นเข้ากับตัวที่ใช้พลังงานเพียงเล็กน้อยเท่านั้น สำหรับพวกเราหลายคนการใช้ชิปที่ใช้พลังงานน้อยกว่าเพื่อประสิทธิภาพที่เหมือนกันดังนั้นอุปกรณ์พกพาที่ใช้งานแบตเตอรี่ได้นานขึ้นจึงเป็นเรื่องใหญ่

การใช้คอร์จำนวนมากไม่ว่าจะเป็นคอร์กราฟิกหรือ x86 คอร์เฉพาะ - แน่นอนว่ามีผลกระทบอย่างมากต่อการคำนวณประสิทธิภาพสูงซึ่งสิ่งต่าง ๆ เช่นบอร์ดเทสลาของ Nvidia หรือ Xeon Phi (มุมของอัศวิน) ของ Intel นั้นมีผลกระทบอย่างมาก อันที่จริงซูเปอร์คอมพิวเตอร์ชั้นนำในปัจจุบันส่วนใหญ่ใช้หนึ่งในวิธีการเหล่านี้ แต่ยังคงใช้ได้กับการใช้งานบางประเภทโดยเฉพาะอย่างยิ่งสำหรับแอปพลิเคชันเป็นหลักสำหรับแอปพลิเคชันที่ใช้คำสั่ง SIMD (คำสั่งเดียว, หลายข้อมูล) สำหรับวิธีอื่นวิธีนี้ใช้ไม่ได้

และไม่ใช่แค่ว่าชิปที่ไม่สามารถทำงานได้เร็วขึ้น ในด้านการผลิตมีอุปสรรคอื่น ๆ ที่จะเพิ่มทรานซิสเตอร์ให้มากขึ้น ในช่วงทศวรรษที่ผ่านมาเราได้เห็นเทคนิคใหม่ ๆ สำหรับการทำชิปโดยเปลี่ยนจากซิลิกอนออกซิเจนและอลูมิเนียมแบบดั้งเดิมไปสู่เทคนิคใหม่เช่น "ซิลิกอนที่ทำให้เครียด" (ซึ่งวิศวกรขยายอะตอมซิลิคอน) ประตูที่มีวัสดุประตูสูง / K และโลหะและการเคลื่อนย้ายจากประตูระนาบแบบดั้งเดิมไปยังประตู 3 มิติที่รู้จักกันในชื่อ FinFETs หรือ "TriGate" ในสำนวนภาษาของ Intel ขณะนี้ผู้ผลิตชิปขั้นสูงใช้เทคนิคสองอย่างแรกกับผู้ผลิตที่วางแผนจะแนะนำ FinFETs ในปีหน้าหรือหลังจากนั้นตามการแนะนำของ Intel ในปี 2012

อีกทางเลือกหนึ่งเรียกว่า FD-Soi (ซิลิคอนหมดบนฉนวนอย่างสมบูรณ์) เทคนิคที่ ST Microelectronics โดยเฉพาะได้ผลักซึ่งใช้เลเยอร์ฉนวนบางระหว่างซิลิกอนสารตั้งต้นและช่องทางเพื่อให้การควบคุมไฟฟ้าที่ดีขึ้นของทรานซิสเตอร์ขนาดเล็กใน ทฤษฎีที่ให้ประสิทธิภาพที่ดีกว่าและใช้พลังงานน้อยกว่า แต่จนถึงตอนนี้ดูเหมือนว่าจะไม่มีแรงผลักดันจากผู้ผลิตรายใหญ่ที่ FinFET มี

เมื่อไม่นานมานี้ Intel ได้ทำเรื่องต่อไปว่าจะทำชิปมากแค่ไหนและเริ่มผลิตชิปประมวลผลหลักในกระบวนการ 22nm ด้วยเทคโนโลยี TriGate เมื่อสองปีที่แล้วและวางแผนที่จะจัดส่งผลิตภัณฑ์ 14nm ในช่วงครึ่งหลัง ของปีนี้ ในขณะเดียวกันผู้ผลิตชิปรายใหญ่กำลังวางแผนที่จะผลิตปริมาณ 20 นาโนเมตรในปลายปีนี้โดยใช้ทรานซิสเตอร์ภาพถ่ายแบบดั้งเดิมด้วยผลิตภัณฑ์ 14 หรือ 16nm ที่มี FinFET กำหนดไว้สำหรับปีหน้า

Intel แสดงสไลด์ออกมาเพื่อแสดงให้เห็นว่าชิปนี้มีความหนาแน่นมากเพียงใดเช่นวันนี้จากวันวิเคราะห์:

แต่โรงหล่อไม่เห็นด้วย นี่คือภาพสไลด์จากการเรียกนักลงทุนล่าสุดของ TSMC โดยบอกว่าสามารถปิดช่องว่างในปีหน้า

เห็นได้ชัดว่าเวลาเท่านั้นที่จะบอก

ในขณะเดียวกันการเพิ่มขนาดแม่พิมพ์ให้เล็กลงนั้นยากขึ้นด้วยเครื่องมือการพิมพ์หินแบบดั้งเดิมที่ใช้ในการกัดสายลงในชิปซิลิกอน การพิมพ์หินแบบแช่ซึ่งอุตสาหกรรมได้ใช้มานานหลายปีได้มาถึงขีด จำกัด แล้วผู้ขายจึงหันไปใช้ "การทำลวดลายสองครั้ง" หรือผ่านได้มากขึ้นเพื่อให้ได้มิติที่ละเอียดยิ่งขึ้น แม้ว่าเราจะเห็นความคืบหน้าเล็กน้อยเมื่อเร็ว ๆ นี้การเคลื่อนไหวที่รอคอยมานานเพื่อมุ่งสู่การพิมพ์หินอัลตราไวโอเลต (EUV) ซึ่งควรมีการควบคุมที่ดียิ่งขึ้น

สิ่งต่าง ๆ เช่น FinFETs และการสร้างหลายรูปแบบกำลังช่วยสร้างชิปรุ่นใหม่ แต่เพิ่มต้นทุน ที่จริงแล้วนักวิเคราะห์จำนวนหนึ่งบอกว่าต้นทุนต่อทรานซิสเตอร์ของการผลิตที่ 20 นาโนเมตรอาจไม่ดีขึ้นกว่าค่าใช้จ่ายที่ 28 นาโนเมตรเนื่องจากจำเป็นต้องมีการทำซ้ำสองครั้ง และโครงสร้างใหม่อย่าง FinFET ก็มีแนวโน้มที่จะมีราคาสูงขึ้นอย่างน้อยก็ในตอนเริ่มต้น

เป็นผลให้ผู้ผลิตชิปจำนวนมากกำลังมองหาวิธีที่แปลกใหม่มากขึ้นในการปรับปรุงความหนาแน่นแม้ว่าเทคนิคกฏหมายของมัวร์ดั้งเดิมจะไม่ทำงาน

หน่วยความจำแฟลช NAND ใช้เทคโนโลยีกระบวนการขั้นสูงสุดดังนั้นจึงมีปัญหาร้ายแรงกับการปรับสเกลแนวนอนตามปกติ ทางออกคือการสร้างสตริง NAND ในแนวตั้ง เซลล์หน่วยความจำแต่ละอันจะไม่เล็กลง แต่เนื่องจากคุณสามารถซ้อนจำนวนมากไว้ด้านบนของเซลล์อื่น ๆ ได้ทั้งหมดในวัสดุเดียวกันคุณจะมีความหนาแน่นมากกว่าในรอยเท้าเดียวกัน ตัวอย่างเช่นชิป 3D NAND แบบ 16 เลเยอร์ที่ผลิตในกระบวนการ 40nm จะเทียบเท่ากับชิป 2D NAND แบบเดิมที่ทำบนกระบวนการ 10nm (กระบวนการที่ใช้มากที่สุดคือ 16nm) Samsung กล่าวว่าได้ผลิต V-NAND (Vertical-NAND) แล้วและ Toshiba และ SanDisk จะตามด้วยสิ่งที่เรียกว่า p-BiCS Micron และ SK Hynix กำลังพัฒนา 3D NAND เหมือนกัน แต่ดูเหมือนว่าจะเน้นไปที่ 2D NAND แบบมาตรฐานในอีกไม่กี่ปีข้างหน้า

โปรดทราบว่านี่ไม่ใช่สิ่งเดียวกันกับการซ้อนชิป 3 มิติ หน่วยความจำ DRAM กำลังชนกำแพงไต่ระดับ แต่ก็มีสถาปัตยกรรมที่แตกต่างกันซึ่งต้องใช้ทรานซิสเตอร์หนึ่งตัวและตัวเก็บประจุหนึ่งตัวในแต่ละเซลล์ วิธีแก้ปัญหาที่นี่คือการสแต็คชิปหน่วยความจำ DRAM ที่ผลิตขึ้นจำนวนมากซ้อนทับกันเจาะรูผ่านวัสดุพิมพ์แล้วเชื่อมต่อพวกเขาโดยใช้เทคโนโลยีที่เรียกว่า through-silicon-vias (TSVs) ผลลัพธ์ที่ได้คือความหนาแน่นที่สูงขึ้นในขนาดที่เล็กลง แต่มันเป็นกระบวนการบรรจุภัณฑ์ขั้นสูงมากกว่ากระบวนการผลิตแบบใหม่ อุตสาหกรรมวางแผนที่จะใช้เทคนิคเดียวกันนี้ในการสแต็คหน่วยความจำด้านบนของตรรกะไม่เพียง แต่จะตัดแต่งรอยเท้า แต่ยังเพื่อปรับปรุงประสิทธิภาพและลดพลังงาน ทางออกหนึ่งที่ได้รับความสนใจเป็นอย่างมากคือ Hybrid Memory Cube ของไมครอน ในที่สุดชิป 3 มิติสามารถใช้เพื่อสร้างชิปมือถือที่ทรงพลังซึ่งรวม CPU, หน่วยความจำ, เซ็นเซอร์และส่วนประกอบอื่น ๆ ในแพ็คเกจเดียว แต่ยังมีปัญหามากมายที่ต้องแก้ไขด้วยการผลิตการทดสอบและการดำเนินการของสิ่งเหล่านี้ กอง 3D

แต่มันเป็นเทคนิครุ่นต่อไปที่ผู้ผลิตชิปได้พูดถึงซึ่งดูแปลกใหม่กว่ามาก ในการประชุมชิปคุณจะได้ยินเกี่ยวกับ Directed Self Assembly (DSA) มากมายซึ่งวัสดุใหม่จะรวมตัวกันเป็นรูปแบบทรานซิสเตอร์พื้นฐาน - อย่างน้อยหนึ่งชั้นของชิป มันฟังดูเหมือนนิยายวิทยาศาสตร์ แต่ฉันรู้ว่ามีนักวิจัยหลายคนที่เชื่อว่าสิ่งนี้จริง ๆ ไม่ไกลเลย

ในขณะเดียวกันนักวิจัยคนอื่นกำลังมองหาวัสดุใหม่ประเภทหนึ่งซึ่งรู้จักกันในชื่อเซมิคอนดักเตอร์ III-V ในรูปแบบการผลิตแบบดั้งเดิมมากขึ้น ในขณะที่คนอื่น ๆ กำลังมองหาโครงสร้างเซมิคอนดักเตอร์ที่แตกต่างกันเพื่อเสริมหรือแทนที่ FinFET เช่น nanowires

อีกวิธีในการลดต้นทุนคือการทำให้ทรานซิสเตอร์มีขนาดใหญ่ขึ้น อุตสาหกรรมได้ผ่านช่วงการเปลี่ยนภาพดังกล่าวก่อนที่จะย้ายจากเวเฟอร์ 200 มมเป็นเวเฟอร์ 300 มม. (เส้นผ่าศูนย์กลางประมาณ 12 นิ้ว) ประมาณหนึ่งทศวรรษที่ผ่านมา ตอนนี้มีการพูดคุยกันมากเกี่ยวกับการย้ายไปเป็นเวเฟอร์ 450 มม. กับผู้ผลิตรายใหญ่ของเวเฟอร์และซัพพลายเออร์เครื่องมือสร้างกลุ่มเพื่อดูเทคโนโลยีที่จำเป็น การเปลี่ยนแปลงดังกล่าวควรลดต้นทุนการผลิต แต่จะมีต้นทุนเงินทุนสูงเนื่องจากจะต้องมีโรงงานใหม่และเครื่องมือสร้างชิปรุ่นใหม่ Intel มีโรงงานในรัฐแอริโซนาที่สามารถผลิตได้ 450 มม. แต่มีความล่าช้าในการสั่งซื้อเครื่องมือและผู้จำหน่ายเครื่องมือหลายรายกำลังชะลอข้อเสนอของพวกเขาเช่นกันทำให้มีโอกาสที่การผลิตเวเฟอร์ 450 มม. ครั้งแรกจะไม่เป็นจริง 2562-2563 อย่างเร็วที่สุด

ดูเหมือนว่าทุกอย่างจะยากขึ้นและมีราคาแพงกว่า แต่นั่นเป็นกรณีของการผลิตเซมิคอนดักเตอร์ตั้งแต่เริ่มต้น คำถามใหญ่อยู่เสมอว่าการปรับปรุงประสิทธิภาพและความหนาแน่นที่เพิ่มขึ้นจะคุ้มค่ากับต้นทุนการผลิตหรือไม่

ISSCC: ขยายกฎหมายของมัวร์

วิธีการขยายกฎของมัวร์เป็นหัวข้อสำคัญในการประชุมระหว่างประเทศในเดือนที่แล้ว (ISSCC) Mark Horowitz อาจารย์มหาวิทยาลัย Stanford และผู้ก่อตั้ง Rambus กล่าวว่าเหตุผลที่เราคำนวณทุกอย่างในวันนี้ก็เพราะว่าการคำนวณมีราคาถูกเนื่องจากกฎของ Moore และกฎของ Dennard สิ่งนี้นำไปสู่ความคาดหวังว่าอุปกรณ์คอมพิวเตอร์จะมีราคาถูกลงมีขนาดเล็กลงและมีประสิทธิภาพมากขึ้น (Stanford ได้วางแผนประสิทธิภาพของโปรเซสเซอร์เมื่อเวลาผ่านไปที่ cpudb.stanford.edu)

แต่เขาตั้งข้อสังเกตว่าความถี่สัญญาณนาฬิกาของไมโครโปรเซสเซอร์หยุดการปรับขนาดประมาณปี 2005 เนื่องจากความหนาแน่นของพลังงานกลายเป็นปัญหา วิศวกรใช้ขีด จำกัด พลังงานที่แท้จริง - เนื่องจากพวกเขาไม่สามารถทำให้ชิปร้อนขึ้นดังนั้นตอนนี้ระบบคอมพิวเตอร์ทั้งหมดใช้พลังงาน จำกัด ดังที่เขากล่าวไว้การปรับขนาดกำลังไฟฟ้า - แรงดันไฟฟ้าของแหล่งจ่ายไฟ - กำลังเปลี่ยนแปลงอย่างช้าๆ

ความโน้มเอียงแรกของอุตสาหกรรมในการแก้ไขปัญหานี้คือการเปลี่ยนเทคโนโลยี “ น่าเสียดายที่ฉันไม่ได้มองโลกในแง่ดีว่าเรากำลังจะหาเทคโนโลยีเพื่อทดแทน CMOS สำหรับการประมวลผล” เขากล่าวสำหรับปัญหาด้านเทคนิคและเศรษฐกิจ วิธีเดียวที่จะเพิ่มการดำเนินงานต่อวินาทีเพื่อเพิ่มคือการลดพลังงานต่อการดำเนินงานเขาบอกว่านี่เป็นสาเหตุที่ทุกคนมีโปรเซสเซอร์แบบมัลติคอร์ทุกวันนี้แม้แต่ในโทรศัพท์มือถือ แต่ปัญหาคือคุณไม่สามารถเพิ่มแกนประมวลผลได้เนื่องจากคุณได้รับผลตอบแทนที่ลดลงอย่างรวดเร็วในแง่ของพลังงานและพื้นที่ตาย ผู้ออกแบบ CPU รู้เรื่องนี้มาระยะหนึ่งแล้วและได้ปรับแต่ง CPU ให้เหมาะสมเป็นเวลานาน

Horowitz กล่าวว่าเราไม่ควรลืมเกี่ยวกับพลังงานที่ใช้โดยหน่วยความจำ ในการนำเสนอของเขาเขาแสดงให้เห็นถึงการสลายพลังงานสำหรับโปรเซสเซอร์ 8-core ในปัจจุบันที่ไม่ปรากฏชื่อซึ่งแกน CPU ใช้พลังงานประมาณ 50 เปอร์เซ็นต์ของพลังงานและหน่วยความจำแบบ on-die (แคช L1, L2 และ L3) ใช้อีก 50 เปอร์เซ็นต์ . สิ่งนี้ไม่ได้รวมหน่วยความจำระบบ DRAM ภายนอกซึ่งอาจกลายเป็น 25 เปอร์เซ็นต์ของการใช้พลังงานทั้งหมดของระบบ

หลายคนกำลังพูดถึงการใช้ฮาร์ดแวร์พิเศษ (เช่น ASICs) ซึ่งสามารถดีกว่าพลังงานต่อการทำงานหนึ่งพันเท่าเมื่อเทียบกับซีพียูที่ใช้งานทั่วไป แต่ตามที่ Horowitz ระบุไว้ประสิทธิภาพส่วนนี้มาจากการใช้งานสำหรับแอพพลิเคชั่นเฉพาะ (เช่นการประมวลผลโมเด็มการประมวลผลภาพการบีบอัดวิดีโอและการคลายการบีบอัด) นั่นเป็นเหตุผลว่าทำไมมันถึงช่วยได้มากด้วยพลังงาน - มันไม่ได้เกี่ยวกับฮาร์ดแวร์มากนัก แต่มันเกี่ยวกับการย้ายอัลกอริทึมไปยังพื้นที่ จำกัด มากขึ้น

ข่าวดีก็คือว่านี่หมายความว่าแอปพลิเคชันที่คุณสามารถสร้างได้ถูก จำกัด ข่าวดีก็คือคุณอาจสร้างเอนจิ้นทั่วไปที่สามารถจัดการแอปพลิเคชันประเภทนี้ด้วย "สถานที่สูง" หมายความว่าพวกเขาไม่จำเป็นต้องเข้าถึงหน่วยความจำ เขาอ้างถึงสิ่งนี้ว่าเป็นรูปแบบการคำนวณระดับสูงในท้องถิ่นและ "แอพพลิเคชั่นลายฉลุ" ที่สามารถทำงานได้ หลักสูตรนี้ต้องใช้รูปแบบการเขียนโปรแกรมใหม่ Stanford ได้พัฒนาภาษาเฉพาะโดเมนคอมไพเลอร์ที่สามารถสร้างแอปพลิเคชัน stencil เหล่านี้และรันบน FPGAs และ ASICs

นอกจากนี้ในการประชุม ISSCC Ming-Kai Tsai ประธานและซีอีโอของ MediaTek กล่าวว่าผู้คนเริ่มถามตั้งแต่ต้นทศวรรษ 1990 ว่ากฎหมายของมัวร์จะมีอายุนานแค่ไหน แต่ดังที่กอร์ดอนมัวร์กล่าวที่ ISSCC ในปี 2546 "ไม่มีการอธิบายอย่างถาวร แต่เราสามารถหน่วงเวลาได้ตลอดไป" อุตสาหกรรมทำผลงานได้อย่างยอดเยี่ยมซึ่งรักษากฎของมัวร์ไม่มากก็น้อย ราคาทรานซิสเตอร์ได้ลดลงอย่างต่อเนื่องในอดีต สำหรับราคาข้าว 100 กรัม (ประมาณ 10 เซ็นต์) คุณสามารถซื้อทรานซิสเตอร์ได้เพียง 100 ตัวในปี 1980 แต่ในปี 2013 คุณสามารถซื้อทรานซิสเตอร์ได้ 5 ล้านตัว

นาย Tsai กล่าวว่าอุปกรณ์พกพาพุ่งสูงขึ้นเนื่องจากโปรเซสเซอร์ไม่สามารถทำงานได้อย่างมีประสิทธิภาพด้วยความเร็วเกิน 3 GHz และเนื่องจากเทคโนโลยีแบตเตอรี่ยังไม่ดีขึ้นมากนัก MediaTek ทำงานเกี่ยวกับปัญหานี้โดยใช้ CPU แบบมัลติคอร์และมัลติโพรเซสเซอร์ (HMP) ที่ต่างกัน เขากล่าวว่า บริษัท ได้เปิดตัวโปรเซสเซอร์ HMP 8-core ตัวแรกในปี 2013 และก่อนหน้านี้ในสัปดาห์นี้ได้ประกาศโปรเซสเซอร์ 4-core โดยใช้เทคโนโลยี PTP (Performance, Thermal และ Power) เพื่อเพิ่มประสิทธิภาพและลดพลังงาน นอกจากนี้เขายังได้พูดคุยเกี่ยวกับความก้าวหน้าอย่างรวดเร็วในการเชื่อมต่อ แอปพลิเคชั่นมือถือจำนวนมากที่ แต่ก่อนเป็นไปไม่ได้ตอนนี้ทำงานได้เพราะการปรับปรุงเหล่านี้ในเครือข่าย WLAN และ WWAN เขากล่าว

MediaTek กำลังทำงานกับเทคโนโลยีที่แตกต่างกันสำหรับ "Cloud 2.0" รวมถึงโซลูชั่นการชาร์จแบบไร้สาย SoC "Aster" สำหรับเครื่องแต่งตัว (วัดได้เพียง 5.4x6.6 มิลลิเมตร) และระบบที่แตกต่างซึ่งเป็นส่วนหนึ่งของ HSA Foundation เขากล่าว ตาม Cloud 2.0 ใน Tsai จะมีอุปกรณ์อื่น ๆ อีกมากมาย - โดยเฉพาะอย่างยิ่งอุปกรณ์สวมใส่ - พร้อมวิทยุจำนวนมาก มากกว่า 100 วิทยุต่อคนในปี 2030

ความท้าทายที่ยิ่งใหญ่สำหรับ Cloud 2.0 นั้นคือพลังงานและแบนด์วิดธ์ ครั้งแรกที่จะต้องมีระบบบูรณาการนวัตกรรมฮาร์ดแวร์และซอฟต์แวร์โซลูชั่น; เทคโนโลยีแบตเตอรี่ที่ดีกว่า และรูปแบบของการเก็บเกี่ยวพลังงาน ครั้งที่สองจะต้องใช้คลื่นความถี่ที่มีประสิทธิภาพเครือข่ายที่ปรับตัวได้และการเชื่อมต่อที่เชื่อถือได้มากขึ้น

ไม่ว่าจะเกิดอะไรขึ้นกับการทำชิปมันแน่นอนที่จะนำไปสู่แอปพลิเคชันใหม่และการตัดสินใจใหม่ ๆ ที่ผู้ผลิตชิปผู้ออกแบบผลิตภัณฑ์และผู้ใช้ปลายทางจะต้องเผชิญ